◎ビデオ信号タイミング調整ＦＰＧＡ設計（ＨＷ）
HD-SDビデオダウンコンバータ装置内でビデオ信号のタイミング調整を行うFPGAの論理回路設計を行った。D1ビデオ信号を処理し入出力FIFOとビデオフレームバッファ（SDRAM）を制御した。使用FPGAはアルテラ社FLEX10K50、開発ツールはMAX+PLUS2でVerilog-HDL言語記述を使用した。